5.1…Logic Circuits with Carbon Nanotubes......Page 2
4.2.1 Test Method......Page 4
Acknowledgments......Page 5
2.2.1 Fluid-Directed Assembly......Page 9
5.5.1 Transmission-Gate Static Design......Page 12
Reference......Page 13
Cover......Page 1
Contents......Page 6
5.4.1 Transmission-Gate Static Logic Family......Page 8
List of Acronyms......Page 10
5.4.2 Alternate CNTFET Families......Page 11
List of Symbols......Page 14
3.3.5.1 Error Types......Page 16
3.3.5.2 Error Type I......Page 17
4.6…Simulation Results......Page 18
1 Introduction......Page 19
5.6.1 Dynamic PLA Architecture......Page 20
4.6.3 Analysis of Test Quality......Page 21
1.1…The Linear Scaling......Page 22
5.6.2 Static Regular Fabrics......Page 23
1.2.1 Fabrication Technology......Page 24
1.2.2.2 Carrier Mobility......Page 26
1.2.2.4 Gate Stack......Page 27
1.2.2.6 Variability......Page 28
Regular Nanofabricsin Emerging Technologies......Page 3
5.4…Static Logic with Ambipolar CNTFETs......Page 7
4.5…Model Implementation......Page 15
5.7…Dicussions......Page 25
1.2.3 System Design......Page 29
2.7.2 Single Poly-Si Nanowire Memory......Page 33
1.3.3.1 Single-Electron Transistors......Page 34
1.3.3.2 Molecular Devices......Page 35
1.3.3.3 Spin Devices......Page 36
1.4.1 The Need for Regularity......Page 37
1.4.2 CMOS Many-Core Architectures......Page 38
1.2.4 Design Tools......Page 30
1.3…Emerging Technologies......Page 31
1.3.2.1 Low Dimensional Structures......Page 32
1.4.4 Crossbar Architecture......Page 39
1.4.5 NanoPLA......Page 40
3.4.3 Optimizing Nanowire Codes......Page 43
1.5.2 CNT Technology......Page 44
1.6…Organization of the Book......Page 45
3.4.4.2 Simulation Results......Page 47
3.5…Discussions......Page 49
2.1.1.1 Vapor-Liquid-Solid Growth......Page 51
1.4.6 CMOS/Molecular Hybrid Systems......Page 41
1.5.1 SiNW Technology......Page 42
References......Page 46
2 Fabrication of Nanowire Crossbars......Page 50
2.1.1.3 Chemical Vapor Deposition......Page 52
2.1.2 Top-Down Techniques......Page 54
2.1.2.1 Standard Photolithography Techniques......Page 55
2.1.2.4 Nanomold-Based Techniques......Page 56
2.1.2.5 Opportunities and Challenges of Top-Down Approaches......Page 57
2.2.1 Fluid-Directed Assembly......Page 58
2.2.2 Electric-Field-Assisted Assembly......Page 59
2.2.4 Crossbar Switches......Page 60
2.3…Fabrication Facilities at EPFL......Page 61
2.3.1.1 Mask Writing......Page 62
2.3.1.3 Mask Alignment and Exposure......Page 63
2.3.2.3 Wet Etch......Page 64
2.3.5 Process Control......Page 65
2.4…Process Flow......Page 66
2.5.1 Etch of Sacrificial Layers......Page 69
2.5.2 Spacer Definition......Page 72
2.5.3 Gate Stack......Page 74
2.6.1 Structural Characterization......Page 75
2.6.2 Electrical Characterization......Page 78
2.7.1 Crossbar Structures......Page 82
2.7.3 Memristors......Page 83
2.7.4 Nanowire Decoders......Page 84
2.8…Discussions......Page 85
2.9…Chapter Contributions and Summary......Page 86
References......Page 87
3 Decoder Logic Design......Page 91
3.1…Crossbar Architecture......Page 92
3.2…Decoder and Encoding Types......Page 93
3.2.1.1 Decoders for Differentiated Nanowires......Page 94
3.2.1.2 Decoders for Undifferentiated Nanowires......Page 95
3.2.2 Encoding Schemes......Page 96
3.3.2 Semantic of Multi-Valued Logic Addressing......Page 97
3.3.3.1 Hot Encoding......Page 100
3.3.3.2 N-ary Reflexive Code......Page 101
3.3.4 Defect Models......Page 102
3.3.4.1 Basic Error Model......Page 103
3.3.4.2 Overall Impact of Variability......Page 104
3.3.5.1 Error Types......Page 106
3.3.5.2 Error Type I......Page 107
3.3.5.3 Error Type II......Page 109
3.3.5.4 Immune Code Space......Page 111
3.3.6.1 Error Types......Page 114
3.3.6.3 Error Type II......Page 115
3.3.6.4 Immune Code Space......Page 116
3.3.6.5 Unique Covering......Page 117
3.3.7.1 Assumptions on the Circuits Geometry......Page 120
3.3.7.2 Statistical Assumptions......Page 121
3.3.8 Simulations of the Addressable Code Space......Page 122
3.3.9.1 Top-Down Approach: GAA Decoder Based Memories......Page 125
3.3.9.2 Bottom-Up Approach: Axial Decoder Based Memories......Page 126
3.3.9.3 Summary......Page 128
3.4.1 Design of the Decoder......Page 129
3.4.2 Problem Formulation of MSPT-Based Nanowire Decoder......Page 130
3.4.3 Optimizing Nanowire Codes......Page 133
3.4.3.1 The Gray Code......Page 134
3.4.4.1 Simulation Platform......Page 135
3.4.4.2 Simulation Results......Page 137
3.5…Discussions......Page 139
References......Page 141
4 Decoder Test......Page 144
4.1.1 Operation of Crossbar Memories......Page 145
4.1.2 Testing Complexity......Page 146
4.2.1 Test Method......Page 147
4.2.2 Test Requirements......Page 149
4.3…Perturbative Current Model......Page 151
4.4…Stochastic Current Model......Page 153
4.4.2 Distribution of the Useful Signal......Page 154
4.4.3 Distribution of the Defect-Induced Noise......Page 155
4.4.5 Model of the Test Requirements......Page 157
4.5…Model Implementation......Page 158
4.6…Simulation Results......Page 161
4.6.1 General Signal Variation......Page 162
4.6.3 Analysis of Test Quality......Page 164
4.6.4 Exploration of Linearization Error......Page 165
4.7…Discussions......Page 167
4.8…Chapter Contributions and Summary......Page 168
References......Page 169
5 Logic Design with Ambipolar Devices......Page 170
5.1…Logic Circuits with Carbon Nanotubes......Page 171
5.2…Ambipolar CNTFETs......Page 172
5.3…Dynamic Logic with Ambipolar CNTFETs......Page 175
5.4…Static Logic with Ambipolar CNTFETs......Page 176
5.4.1 Transmission-Gate Static Logic Family......Page 177
5.4.2 Alternate CNTFET Families......Page 180
5.5.1 Transmission-Gate Static Design......Page 181
5.5.3 Library Characterization......Page 182
5.5.4 Logic Synthesis Results......Page 183
5.6.1 Dynamic PLA Architecture......Page 189
5.6.2 Static Regular Fabrics......Page 192
5.7…Dicussions......Page 194
5.8…Chapter Contributions and Summary......Page 195
References......Page 196
6.1…Book Summary and Contributions......Page 199
6.2…Future Work......Page 201
Index......Page 203