Digitaltechnik: Eine Einführung mit VHDL

✍ Scribed by Jürgen Reichardt

• Publisher: De Gruyter Oldenbourg
• Year: 2016
• Tongue: German
• Leaves: 486
• Category: Library

✦ Synopsis

Formerly Textbook of Digital Technology

This textbook offers a step-by-step introduction to the major elements of the VHDL language along with basic knowledge of digital circuit design, enabling the reader to understand and design simple digital systems. The fourth edition has been enhanced with additional explanatory materials and application examples as well as a number of new figures.

• Offers the best introduction to the world of digital technology: from the basic elements to complete designs
• The fourth edition includes additional explanatory materials and application examples as well as many new figures

✦ Table of Contents

Vorwort zur 4. Auflage
Inhaltsverzeichnis
1. Einleitung
1.1 Die Hardwarebeschreibungssprache VHDL
1.2 Digitale und Analoge Signale
1.3 Digitale Systeme
1.4 Gliederung des Buches
1.5 Vertiefende Aufgaben
2 Modellierung digitaler Schaltungen
2.1 Lernziele
2.2 Entwurfssichten und Abstraktionsebenen
2.3 Modellierung mit Hardwarebeschreibungssprachen
2.3.1 Datenflussmodelle
2.3.2 Strukturmodelle
2.3.3 Verhaltensmodelle
2.4 Kombinatorische und getaktete Logik
2.4.1 Eigenschaften kombinatorischer Logik
2.4.2 Eigenschaften getakteter Logik
2.4.3 Modellierung auf Register-Transfer-Ebene
2.5 Entwurfsmethodik für programmierbare digitale Schaltungen
2.6 Vertiefende Aufgaben
3 Boole’sche Algebra
3.1 Lernziele
3.2 Schaltvariable und Schaltfunktionen, Signale
3.3 Elementare Schaltfunktionen
3.3.1 Die NICHT-Schaltfunktion (Inversion)
3.3.2 Die UND-Schaltfunktion (Konjunktion)
3.3.3 Die ODER-Schaltfunktion (Disjunktion)
3.3.4 Boole’sche Funktionen mit mehreren Eingängen
3.4 Rechenregeln der Schaltalgebra
3.4.1 Theoreme
3.4.2 Kommutativgesetze
3.4.3 Assoziativgesetze
3.4.4 Distributivgesetze
3.4.5 De Morgan’sche Gesetze
3.4.6 Vereinfachungsregeln
3.5 Vollständige Systeme
3.5.1 Das Dualitätsprinzip
3.5.2 NAND- und NOR-Gatter
3.6 Normalformen
3.6.1 Disjunktive Normalform (DNF)
3.6.2 Konjunktive Normalform (KNF)
3.7 Realisierung von Schaltfunktionen mit Wahrheitstabellen
3.7.1 SOP- und POS-Darstellungen von Wahrheitstabellen in programmierbaren Bausteinen mit UND/ODER-Logik
3.7.2 Look-Up-Tabellen
3.8 XOR- und XNOR-Logik
3.8.1 SOP- und POS-Darstellungen
3.8.2 XOR- und XNOR-Regeln und Gesetze
3.8.3 XOR- und XNOR-Logik mit mehr als zwei Eingängen
3.9 Vorrangregeln
3.10 Schaltsymbole
3.11 Implementierung von Schaltfunktionen mit Multiplexern
3.12 Analyse von Schaltnetzen
3.13 Vertiefende Aufgaben
4 VHDL-Einführung I
4.1 Lernziele
4.2 Syntaxnotation
4.3 Der Aufbau eines VHDL-Modells
4.3.1 Beschreibung einer entity
4.3.2 Aufbau einer architecture
4.3.3 Nebenläufige Signalzuweisungen
4.3.4 Logikoperatoren in VHDL
4.4 Das Konzept von VHDL-Testbenches
4.5 Vertiefende Aufgaben
5 Zahlensysteme in der Digitaltechnik
5.1 Lernziele
5.2 Polyadische Zahlensysteme
5.3 Umwandlung zwischen Zahlensystemen
5.4 Addition und Subtraktion vorzeichenloser Dualzahlen
5.5 Darstellung negativer Zahlen
5.5.1 Eigenschaften des 2er-Komplementzahlensystems
5.5.2 Addition und Subtraktion im 2er-Komplementzahlensystem
5.6 Darstellung rationaler Zahlen
5.6.1 Festkommadarstellung im Q-Format
5.6.2 Gleitkommadarstellung
5.7 Vertiefende Aufgaben
6 Logikminimierung
6.1 Lernziele
6.2 Minimierung mit KV-Tafeln
6.2.1 Disjunktive Minimalform (DMF)
6.2.2 Konjunktive Minimalform (KMF)
6.2.3 Output-Don’t-Care-Terme
6.2.4 Grenzen der zweistufigen Minimierung
6.3 Softwarealgorithmen zur zweistufigen Minimierung
6.3.1 Quine-McCluskey-Algorithmus
6.3.2 Espresso-Algorithmus
6.4 Minimierungskonzepte für FPGAs
6.5 Vertiefende Aufgaben
7 VHDL-Einführung II
7.1 Lernziele
7.2 Das VHDL-Prozesskonzept
7.3 Ereignisgesteuerte Simulatoren
7.4 Verzögerungsmodelle
7.5 Sequenzielle Anweisungen in Prozessen
7.5.1 case-Anweisung
7.5.2 if-Anweisung
7.6 Prozesse ohne Sensitivityliste
7.7 Verwendung von Variablen in Prozessen
7.8 Modellierungsbeispiel
7.9 Lesen und Schreiben von Dateien in Testbenches
7.10 Vertiefende Aufgaben
8 Codes
8.1 Lernziele
8.2 Charakterisierung und Klassifizierung
8.3 Zahlencodes
8.4 Code für die Längen- und Winkelmesstechnik
8.5 Methoden der Fehlererkennung und -korrektur
8.6 Vertiefende Aufgaben
9 Physikalische Implementierung und Beschaltung von Logikgattern
9.1 Lernziele
9.2 Logikgatter in CMOS-Technologie
9.2.1 CMOS-Technologie und Kennlinien der MOS-Transistoren
9.2.2 Aufbau und Kennlinien eines CMOS-Inverters
9.2.3 Pegelbereiche digitaler Logikfamilien
9.3 Logikzustände und elektrische Pegel
9.4 Statische CMOS-Logikgatter
9.5 Beschaltung von Gatterausgängen
9.5.1 Standardausgang
9.5.2 Open-Drain- / Open-Collector-Ausgang
9.5.3 Three-State-Ausgang
9.6 VHDL-Modellierung mit den Datentypen std_ulogic und std_logic
9.6.1 Mehrwertige Datentypen
9.6.2 Datentypen mit Auflösungsfunktion
9.6.3 VHDL-Modellierungsbeispiele
9.7 Vertiefende Aufgaben
10 Datenpfadkomponenten
10.1 Lernziele
10.2 Multiplexer
10.3 Binärzahlendecoder und Demultiplexer
10.4 Prioritätsencoder
10.5 Code-Umsetzer
10.6 Komparator
10.7 Hierarchische Strukturmodellierung in VHDL
10.8 Addierer
10.8.1 Halb- und Volladdierer
10.8.2 Ripple-Carry-Addierer
10.8.3 Carry-Lookahead-Addierer
10.8.4 Kombinierter Addierer/Subtrahierer
10.8.5 Addition von Festkommazahlen im Q-Format
10.9 Hardware-Multiplizierer
10.10 Arithmetik in VHDL
10.11 Vertiefende Aufgaben
11 Latches und Flipflops in synchronen Schaltungen
11.1 Lernziele
11.2 Das RS-Latch
11.2.1 Basis-RS-Latch
11.2.2 Taktzustandsgesteuertes RS-Latch
11.3 Das D-Latch (Data-Latch)
11.4 D-Flipflops
11.5 JK-Flipflop
11.6 T-Flipflop
11.7 Zweispeicher-Flipflops
11.8 RTL-Modellierung synchroner Schaltungen
11.9 Zusammenfassung
11.10 Vertiefende Aufgaben
12 Entwurf synchroner Zustandsautomaten
12.1 Lernziele
12.2 Formale Beschreibung von Zustandsautomaten
12.3 Entwurf eines Geldwechselautomaten
12.3.1 Realisierung als Mealy-Automat
12.3.2 Realisierung als Moore-Automat
12.3.3 Medwedew-Automatenstruktur
12.4 Impulsfolgeerkennung mit Zustandsautomaten
12.4.1 Implementierung als Moore-Automat
12.4.2 Implementierung als Mealy-Automat
12.5 Kopplung von Zustandsautomaten
12.6 Vertiefende Aufgaben
13 Entwurf von Synchronzählern
13.1 Lernziele
13.2 Manuelle Implementierung von Zählern
13.2.1 mod-5-Zähler
13.2.2 mod-4-Vorwärts-/Rückwärtszähler
13.3 Standardzähler
13.3.1 Abhängigkeitsnotation
13.3.2 Systematischer VHDL-Entwurf von Zählern
13.3.3 Kaskadierung von Standardzählern
13.4 Vertiefende Aufgaben
14 Schieberegister
14.1 Lernziele
14.2 Arbeitsweise von Schieberegistern
14.3 Serien-Parallel-Umsetzer
14.4 Parallel-Serien-Umsetzer
14.5 Zähler mit Schieberegistern
14.5.1 Ringzähler
14.5.2 Johnson-Zähler
14.6 Linear rückgekoppelte Schieberegister
14.7 Vertiefende Aufgaben
15 Kommunikation zwischen digitalen Teilsystemen
15.1 Lernziele
15.2 Kopplung von Signalen in zueinander synchronen Taktdomänen
15.2.1 Impulsverkürzung
15.2.2 Impulsverlängerung
15.3 Synchronisation asynchroner Eingangssignale
15.3.1 Synchronisation langer Eingangsimpulse
15.3.2 Synchronisation kurzer Eingangsimpulse
15.3.3 Asynchrone Resets
15.4 Datenaustausch zwischen Teilsystemen
15.4.1 Synchrone Datenübertragung
15.4.2 Asynchrone Datenübertragung
15.5 Der AXI4-Interfacestandard
15.5.1 Übersicht
15.5.2 Das AXI4-Stream Interface
15.6 Vertiefende Aufgaben
16 Digitale Halbleiterspeicher
16.1 Lernziele
16.2 Übersicht
16.2.1 Klassifizierung
16.2.2 Speicherstrukturen
16.2.3 Kenngrößen
16.3 Nichtflüchtige Speicher
16.3.1 Maskenprogrammierbares ROM
16.3.2 PROM
16.3.3 EPROM
16.3.4 EEPROM und Flash-EEPROM
16.3.5 Instanziierung von ROM-Strukturen durch VHDL-Code
16.4 Flüchtige Speicher
16.4.1 SRAMs
16.4.2 DRAMs
16.4.3 SDRAM und DDR-RAM
16.4.4 Modellierung von SRAM-Speicher in VHDL
16.5 FIFO-Speicher
16.6 Speichererweiterung
16.7 Vertiefende Aufgaben
17 Programmierbare Logik
17.1 Lernziele
17.2 PLD-Architekturen
17.3 SPLDs
17.3.1 PROM-Speicher
17.3.2 PLAs
17.3.3 PALs
17.4 CPLDs
17.5 FPGAs
17.5.1 Die Spartan-3-FPGA-Familie der Fa. Xilinx
17.5.2 Technologische Entwicklungstrends bei FPGAs
17.6 Vertiefende Aufgaben
18 Anhang
18.1 Erweiterungen durch den Standard VHDL-2008
18.2 Hinweise zur Verwendung der Vivado WebPACK Entwicklungsumgebung
18.2.1 Konfiguration eines RTL-Projektes in Vivado
18.2.2 Funktionale Simulation des VHDL-Codes
18.2.3 Synthese und Implementierung
18.2.4 Hardwaredownload und Test
18.2.5 Entwurf getakteter Schaltungen mit Vivado
18.3 Hinweise zur Verwendung von ModelSim
18.3.1 ModelSim Hilfesystem
18.3.2 Entwicklungsablauf mit ModelSim
18.4 VHDL-Codierungsempfehlungen
19 Literaturverzeichnis
20 Sachregister